配置去耦陶瓷电容有什么建议?
● 电源输入端跨接一个10~100uF的电解电容器,如果印制电路板的位置允许,采用100uF以上的电解电容器的抗干扰效果会更好。 2/8● 为每个集成电路芯片配置一个001uF的陶瓷电容器。如遇到印制电路板空间小而装不下时,可每4~10个芯片配置一个1~10uF钽电解电容器,这种器件的高频阻抗特别小,在500kHz~20MHz范围内阻抗小于1Ω,而且漏电流很小(05uA以下)。对于噪声能力弱、关断时电流变化大的器件和ROM、RAM等存储型器件,应在芯片的电源线(Vcc)和地线(GND)间直接接入去耦电容。 3/8● 去耦电容的引线不能过长,特别是高频旁路电容不能带引线。4/8● 在印制板中有接触器、继电器、按钮等元件时.操作它们时均会产生较大火花放电,必须RC 电路来吸收放电电流。一般 R 取 1 ~ 2K,C取22 ~ 47UF。5/8● CMOS的输入阻抗很高,且易受感应,因此在使用时对不用端要接地或接正电源。6/8● 设计时应确定使用高频低频中频三种去耦电容,中频与低频去耦电容可根据器件与PCB功耗决定,可分别选47-1000uF和470-3300uF;高频电容计算为: C=P/VVF。7/8● 每个集成电路一个去耦电容。每个电解电容边上都要加一个小的高频旁路电容。8/8● 用大容量的钽电容或聚酷电容而不用电解电容作电路充放电储能电容。使用管状电时,外壳要接地。
一个陶瓷电容会因其构造而产生各种阻抗、感抗,比较重要的就是ESR等效串联电阻及ESL等效串联电感—这就是容抗的基础,其中ESR是等效串联电阻,ESL是等效电感
等效电感在去耦陶瓷电容中太高的话食不行的,那么要降低效电感才行
去耦陶瓷电容的ESL是由于内部流动的电流引起的,使用多个去耦陶瓷电容并联的方式可以降低电容的ESL影响,而且将两个去耦电容以相反走向放置在一起,从而使它们的内部电流引起的磁通量相互抵消,能进一步降低ESL,此方法适用于任何数目的去耦电容
同时去耦陶瓷电容可以用不同容值组合:在去耦电容的设计上,通常采用几个不同容值(通常相差二到三个数量级,如01uF与10uF),基本的出发点是分散串联谐振以获得一个较宽频率范围内的较低阻抗